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Developpement d'une technologie de puissance intelligente CMOS/DMOS immune au "latch-up" basée sur un concept de puits flottant

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[cat] RÉSUMÉ: Dans ce mémoire, nous avons proposé une méthodologie de conception originale basée sur un concept de puits flottant permettant de rendre immune au "latch-up" une technologie CMOS/DMOS de puissance intelligente basse tension (</=100V) et faible coût. Dans un premier chapitre, une étude du phénomene du "latch-up" dans une technologie CMOS en statique et en dynamique à l'aide d'un modéle analytique nous a permis de mettre en évidence les paramètres qui définissent la robustesse d'une structure inverseur CMOS contre le déclenchement du thyristor parasite et donc l'établissement du "latch-up". En statique, le courant de maintien sera d'autant plus élevé que les résistances de substrat R(S) et de puits R(W) seront plus faibles. Réduire ces résistances permettra donc d'éloigner les risques d'initialisation du "latch-up". L'utilisation d'un substrat épitaxié N+/N- sera donc conseillée pour minimiser la résistance de substrat R(S). En dynamique, les trois paramètres à prendre en compte sont: la pente du transitoire, "K", la durée du transitoire, "t(p)", et la capacité de jonction puits P(-) / substrat N(-)épitaxié, "C." Si la somme des efficacités d'injection des transistors bipolaires parasites est inférieure à l'unité, le "latch-up" ne peut pas s'établir. Par contre, si elle est supérieure i l'unité, une zone de sécurité vis vis du "latch-up" peut être clairement define à l'aide des trois paramètres précédents. Eviter le "latch-up" signifie se situer dans des conditions telles que le phénomène ne puisse pas s'établir. Une solution n'introduisant pas d'étapes technologiques supplémentaires a été proposée et analysée dans le cadre d'une technologie CMOS/DMOS de puissance intelligente dans un deuxième et troisième chapitre. Utiliser la proprieté d'auto-isolement de cette technologie associé à une méthodologie de conception destinée à améliorer l'auto-blindage offre une solution avec un compromis rendement-coût avantageux. L'originalité de la solution propoée réside dans le fait qu'elle utilise un concept de puits flottant dans une structure inverseur CMOS conservant de bonnes caractéristiques de transistor MOS et protégent efficacement contre l'établissement du "latch-up". La structure CMOS puits P définie comporte une diffusion supplémentaire P+ profonde qui ne rajoute aucune étape technologique puisqu'elle est réalisée en même temps que le puits P+ profond du VDMOS. Elle entoure le transistor NMOS dans le puits P laissé flottant et a la particularité de chevaucher la diffusion de source formant ainsi une diode Ni/P+. Cette diode joue le rôle de chemin basse impédance vers la masse pour l'évacuation des charges positives injectées dans le puits, tout en permettant à la tension du puits de flotter. L'efficacité de la protection contre le "latch-up" en statique et en dynamique a été démontré d'un point de vue théorique et validée expérimentalement grâce à un véhicule test sur silicium réalisé sur la base d'une technologie entièrement dévelopée au LAAS. Ces bonnes performances permettent de conclure que le concept original de puits flottant proposé est une solution efficace pour améliorer l'immunité au "latch-up" d'une technologie CMOS. Ces mesures expérirnentales ont également montré les bonnes performances électriques d'une technologie CMOS à puits P flottant convenablement protége. En effet, l'effet "kink" est rejeté vers des tensions drain-source suffisamment élevées (>5V) sur une grande gamme de températures 30-150ºC. La logique MOS, amenée à fonctionner à une tension d'alimentation de 5V, pourra donc fonctionner correctement avec un puits flouant protégé tout en offrant une bonne protection contre le déclenchement du "latch-up". Pour parfaitement montrer la faisabilité de l'application du concept de puits flottant I diverses technologies de puissance intelligente CMOS/DMOS auto-isolées, nous avons propose une methodologie de conception definissant précisément et sur des bases physiques des régles de dessin adaptées à ce nouveau concept. Le fait de laisser flotter le puits ne constitue donc pas une difficulté de conception dans la mesure où il est possible de quantifier ses paramètres régissant la fiabilité de la structure CMOS, et est donc tout à fait compatible avec les methodes de conception actuelles assistées par ordinateur. Ce concept peut également être mis à profit pour utiliser en toute sécurité le transistor bipolaire vertical parasite de la logique CMOS. Dans un quatrième chapitre, deux applications ont été envisagées: celle de la détection de température excessive et celle de la photodétection. L'originalité de ce détecteur de température repose sur la simplicité de la reálisation technologique basée sur une détection efficace du courant inverse de jonction dû à une température excessive de fonctionnement. Une structure originale basée sur un transistor bipolaire autopolarisé a été proposée, optimisée et validée sur silicium. Sa compacité permet un placement au plus près du transistor de puissance et donc une meilleure détection de la température réelle de ce dernier. L'application de photodétection étudiée et également validée sur silicium, présente l'originalité d'utiliser le collecteur comme surface de photogénération permettant ainsi d'optimiser séparément la partie bipolaire et celle de photogénération. Des valeurs de rendement de photogénération (0'75 électrons par photon) comparables i celles d'une structure standard ont été mesurées. Grâce à celle structure, une amélioration de la vitesse de réponse et de la densité d'intégration est obtenue. Deux applications ont été proposées en tenant compte de ces caractéristiques avantageuses: la vision artificielle basse résolution en temps réel et un photomètre auto-adaptatif large bande. Le concept d'intelligence dans les circuits de puissance a ouvert la voie i une nouvelle famille de circuits qui de la même manière que le microprocesseur devrait envahir notre environnement quotidien. Cependant, dans des nombreuses applications, le coût technologique associé à ce marriage puissance-petit signal a été un frein à l'utilisation de cette nouvelle famille de circuits malgré les performances offertes. Dans ce cadre, nous avons proposé une méthodologie de conception s'appuyant sur une technologie faible coût, à seulement 10 niveaux de masques, qui garantit une bonne immunité aux parasites. Sur la base de cette filière, de nombreuses applications à l'intelligence simple, c'est-à-dire contrôle de l'interrupteur de puissance, protections de base et diagnostic de pannes, sont envisageables dans des domaines tels que l'automobile, l'électroménager... Ce concept peut également être appliqué à des technologies plus complexes à isolement par jonction afin d'améliorer leur immunité aux parasites en dV/dt. Un autre point important de notre étude concerne l'application de ce concept aux technologies CMOS VLSI dans le but d'augmenter leurs performances par l'utilisation, pour certaines fonctions, du transistor bipolaire parasite vertical sans avoir recours aux technologies BICMOS qui sont généralement coûteuses.

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[eng] "A CMOS/DMOS Smart Power Technology Aimed to Improve Latch-up Immunity in a Floating Well Based Design Methodology" TEXT: In order to improve the latch-up immunity of a CMOS/DMOS technology, a low cost solution based on a floating well concept is proposed. The deep P+ diffusion inherent to a DMOS structure is used to realize a ring that surrounds the NMOS transistor in the P-well and slightly overlaps the source diffusion. A CMOS/DMOS technology was developed and a test vehicle designed and realized in the LAAS technology facilities. Improvements in both static and dynamic latch-up immunity with regard to standard CMOS structure are demonstrated by the experimental results. NMOS transistor analysis shows the deep P+ ring efficiency in evacuating parasitic currents and therefore, proper transistor performance. Two applications, photodetector and temperature detector, based on a floating well concept are also proposed and validated on a 2 micromycres CMOS technology within the framework of French MPC.

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Tesis Doctorals - Departament - Electrònica

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Developpement d'une technologie de puissance intelligente CMOS/DMOS immune au "latch-up" basée sur un concept de puits flottant