# metadata.dc.description[].value
Treballs Finals de Grau d'Enginyeria Informàtica, Facultat de Matemàtiques, Universitat de Barcelona, Any: 2016, Director: José Bosch Estrada

# metadata.dc.description.abstract[].value
El proyecto consiste en el desarrollo de un simulador de procesador de arquitectura RISC . Las principales funciones del simulador será la carga de instrucciones en la memoria de programa del simulador , que tiene un límite de 45 instrucciones , grabar el programa y la ejecución del programa instrucción a instrucción.
La interfaz del simulador muestra cómo van cambiando de estado todos sus componentes y se van ejecutando las instrucciones del programa pasando por las 4 etapas (IF,OF,EX,WB) que tendrá el simulador, además también contara con un conjunto de registros internos CR (R1 a R8),una memoria de datos de 16 posiciones que aceptara enteros con signo de 32 bits ,solo 2 modos de direccionamiento inmediato y relativo , 4 tipos de instrucciones los cuales serán de registro, memoria, control y miscelánea.

# metadata.dc.rights[].value
memòria: cc-by-nc-sa (c) Richard Roca del Águila, 2016

# metadata.dc.rights[].value
codi: GPL (c) Richard Roca del Águila, 2016

# metadata.dc.source[].value
Treballs Finals de Grau (TFG) - Enginyeria Informàtica